`timescale 1ns / 1ns
module Top (
    input sys_clk,
    input rst_n,

    output wire core_board_debug_led
);

    zutils_debug_led #(
        .PERIOD_COUNT(10000000)
    ) core_board_debug_led_inst (
        .clk(sys_clk),
        .rst_n(rst_n),
        .debug_led(core_board_debug_led)
    );


//
//
//
//

//   wire inclkpll_clk0out;
//   inclkpll inclkpll_inst (
//       .clkin1 (sys_clk),
//       .clkout0(inclkpll_clk0out)
//   );

// des_ttl_generator des_ttl_generator_inst (
//     .clk(sys_clk),
//     .rst_n(rst_n),
//     .addr(),
//     .wr_data(0),
//     .wr_en(0),
//     .rd_data(),
//     .signal_in(1),
//     .ttloutput(test_io[3])
// );


endmodule